技术
晟联科率先面向超高速有线应用推出基于 ADC 的 DSP 系统架构。
晟联科从零开始开发了先进的系统架构，可为长距离应用提供出色的误码率 (BER) 性能。这一先进架构称为晟联科部分响应技术 (ePRTTM) 架构。这是一种高度可编程的自适应接收器 DSP 架构，完全兼容现有标准。这一创新架构经过了多代芯片上的验证，此外，我们还与主要客户协作，对其性能、稳健性、标准合规性和互操作性开展了广泛的测试。
可扩展性
从铜缆到光缆
1G-112G 超大数据速率范围
0-35dB 超大插入损耗范围
可扩展低功耗应用
可靠性
一流的企业、云和 5G 基础设施
ePRT™ 电性均衡技术 能将接收端不可侦测信号还原
出色的 FEC 纠错前和纠错后误码率
充分减少 DFE 误差传播
稳健性
最短的基础设施停机时间
CDR 保持锁定（即使误码率为 1%）
获得专利的 T.I. ADC 相位校准
出色的抗电源噪声干扰功能
温度
户外和室内
-40 到 125oC大范围Tj 支持
对于温度线性升降，10oC/分钟的快速自适应跟踪
成本
增强客户竞争力
双电源轨最大程度降低系统成本
直接光学驱动省去了外部重定时器
扩展 LR 应用 省去了外部重定时器
eZ-API
即时系统初启
eZLINK™ 可锁定任何随机数据
遵守 IEEE AN/LT 协议
轻松芯片集成和初启
客户用例
企业 - 最大程度降低系统成本
交换密度和成本较高，推动了企业网络化发展
- 扩展 LR 支持较长的背板和直连电缆，且无需外部重定时器
- DSP 架构支持直接光学驱动，且无需外部重定时器
- 双电源轨简化了包装设计，降低了外部电源成本
数据中心 - 快速芯片初启
为高密度交换引入数百条通道是一个十分棘手的问题
- 通过软件开发套件 (SDK) 提供广泛软件支持
- 用于串行器/解串器固件控制的全面 API
- 专有算法以最优性能快速初启串行器/解串器通道
AI - 低延迟芯片到芯片互连
数据中心应用需要可靠的以太网连接
- 串行器/解串器针对延迟进行了优化
- 出色的误码率，DFE 技术将突发误差降至最低
数据中心 - 可组合的分解基础设施
数据中心应用需要可靠的以太网连接
- 出色的 FEC 纠错前和纠错后误码率 (BER) 实现直连电缆（DAC 电缆）或光链路应用
- 专有算法 (eZLINK™)，在毫秒范围内可快速锁定任何随机数据
5G - 快速温度跟踪
户外 5G 应用需要支持较大的温度范围
- 支持 -40oC 到 125oC Tj 温度
- 10oC/分钟的快速自适应流畅温度跟踪
- 稳健的时钟数据恢复 (CDR) - 保持锁定（即使误码率为 1%）
参考文献
论文：
2021 年 ISSCC 上发表 - 一种在 16 纳米和 7 纳米波长下使用决策导向型 MMSECDR 的可扩展自适应 ADC/DSP 型 1.25 至 56Gbps/112Gbps 高速收发器架构 – eTopus 8.5
专利：
- 使用可调参考电压的接收器 - US9742422B2
- 使用可调参考电压的接收器 - US9397680B2
- 面向接收器的模数转换器的采样时钟调整 - US9425950B2
- 面向使用时间交织模数转换器的数字接收器的定时恢复 - US9780796B2
- 面向使用时间交织模数转换器的数字接收器的定时恢复 - US9461654B1
- 用于高速通信信道的接收器 - US10680857B2
- 用于高速通信信道的接收器 - US10270627B2
- 用于高速通信信道的接收器 - US9319249B2
- 多模维特比解码器 - US9705531B2
- 针对不同数据速率的 ADC 重新配置 - US10720936B1
- 针对不同数据速率的 ADC 重新配置 - US10931295B2
- ADC slicer reconfiguration for different channel insertion loss – US011115040B1